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De-44

MS-7666 Mainboard

Base Clock Button

Hier können Sie die Funktion der Grundtakt-Taste aktivieren/deaktivieren.

MEMORY-Z

Drücken Sie die Eingabetaste <Enter>, um das Untermenü aufzurufen.

DIMM1~6 Memory SPD Information

Drücken Sie die Eingabetaste <Enter>, um das Untermenü aufzurufen. Das Unter-

menü zeigt die Informationen des installierten Speichers an.

Current DRAM Channel1/2/3 Timing

Zeigt die installierten DRAM Timing. Nur Anzeige.

DRAM Timing Mode

Wählen Sie aus, ob DRAM-Timing durch das SPD (Serial Presence Detect) EEPROM

auf dem DRAM-Modul gesteuert wird. Die Einstellung [Auto] ermöglicht die automa-

tische Erkennung des DRAM timings und der folgenden “Advance DRAM Congura-

tion” Untermenü durch das BIOS auf Basis der Einstellungen im SPD. Das Vorwählen

[Manual] eingestellt, können Sie den DRAM Timing und die folgenden “Advance DRAM

Conguration” Untermenü anpassen.

Advance DRAM Conguration

Drücken Sie die Eingabetaste <Enter>, um das Untermenü aufzurufen.

CH1/ CH2/ CH3 or CH1-3 1T/2T Memory Timing

Können Sie hier die DRAM Timing angeben. Legt die SDRAM Kommandorate fest.

Die Einstellung [1] lässt den SDRAM Signal Kontroller mit einem 1N (N=Taktzyklus)

laufen. Bei [2] läuft er mit zwei Zyklen. 1N ist schneller als 2N.

CH1/ CH2/ CH3 or CH1-3 CAS Latency (CL)

Hier wird die Verzögerung im Timing (in Taktzyklen) eingestellt, bevor das SDRAM

einen Lesebefehl nach dessen Erhält auszuführen beginnt.

CH1/ CH2/ CH3 or CH1-3 tRCD

Wenn DRAM erneuert wird, werden Reihen und Spalten separat adressiert. Gestattet

es, die Anzahl der Zyklen der Verzogerung im Timing einzustellen, die zwischen den

CAS und RAS Abtastsignalen liegen, die verwendet werden, wenn der DRAM bes-

chr ieben, ausgelesen oder aufgef rischt wird. Eine hohe Geschwindigkeit fuhrt zu

hoherer Leistung, während langsamere Geschwindigkeiten einen stabileren Betrieb

bieten.

CH1/ CH2/ CH3 or CH1-3 tRP

Legt die Anzahl der Taktzyklen fest, die das Reihenadressierungssignal (Row Ad-

dress Strobe - RAS) für eine Vorladung bekommt. Wird dem RAS bis zur Aurisc-

hung des DRAM nicht genug Zeit zum Aufbau seiner Ladung gegeben, kann der

Refresh unvollstandig ausfallen und das DRAM Daten verlieren. Dieser Menüpunkt

ist nur relevant, wenn synchroner DRAM verwendet wird.

CH1/ CH2/ CH3 or CH1-3 tRAS

Diese Einstellung stellt das Nehmen der Zeit RAS fest, um von zu lesen und zu einer

Speicherzelle zu schreiben.

CH1/ CH2/ CH3 or CH1-3 tRFC

Diese Einstellung stellt das Nehmen der Zeit RFC fest, um von zu lesen und zu einer

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